AG九游会全网最全的半导体封装手艺剖析

　　半导体器件建造工艺分为前道和后道工序，晶圆制作和测试被称为前道（Front End）工序，而芯片的封装、测试及废品入库则被称为后道（Back End）工序，前道和后道普通在差别的工场分隔处置。

　　前道工序是从整块硅圆片动手经屡次反复的制膜、氧化、分散，包罗拍照制版和光刻等工序，制成三极管、集成电路等半导体元件及电极等，开辟质料的电子功用，以完成所请求的元器件特征。

　　后道工序是从由硅圆片分切好的一个一个的芯片动手，停止装片、牢固、键合连接、塑料灌封、引出接线端子、按印查抄等工序，完成作为器件、部件的封装体，以确保元器件的牢靠性，并便于与外电路连接。

　　晶圆制作次要是在晶圆上建造电路与镶嵌电子元件（如电晶体、电容、逻辑闸等），是所需手艺最庞大且资金投入最多的历程。以微处置器为例，其所需处置步调可达数百道，并且所需加工机械先辈且高贵。固然具体的处置法式是跟着产物品种和利用手艺的变革而不竭变革，但其根本处置步调凡是是晶圆先颠末恰当的洗濯以后，接着停止氧化及堆积处置，最初停止微影、蚀刻及离子植入等重复步调，终极完成晶圆上电路的加工与建造。

　　晶圆颠末划片工艺后，外表上会构成一道一道小格，每一个小格就是一个晶片或晶粒（Die），即一个自力的集成电路。在普通状况下，一个晶圆上建造的晶片具有不异的规格，可是也有能够在统一个晶圆上建造规格品级差别的晶片。晶圆测试要完成两个事情：一是对每个晶片停止验收测试，经由过程针测仪器（Probe）检测每一个晶片能否及格，不及格的晶片会被标上暗号，以便在切割晶圆的时分将不及格晶片挑选出来；二是对每一个晶片停止电气特征（如功率等）检测和分组，并作响应的辨别标识表记标帜。

　　起首，将切割好的晶片用胶水贴装到框架衬垫（Substrate）上；其次，操纵超细的金属导线大概导电性树脂将晶片的接合焊盘毗连到框架衬垫的引脚，使晶片与内部电路相连，组成特定例格的集成电路芯片（Bin）；最初对自力的芯片用塑料外壳加以封装庇护，以庇护芯片元件免受外力破坏。塑封以后，还要停止一系列操纵，如后固化（Post Mold Cure）、切筋（Trim）、成型（Form）和电镀（Plating）等工艺。

　　封装好的芯片胜利颠末烤机（Burn In）后需求停止深度测试，测试包罗初始测试（Initial Test）和最初测试（Final Test）。初始测试就是把封装好的芯片放在各类情况下测试其电气特征（如运转速率、功耗、频次等），选择诞生效的芯片，把一般事情的芯片根据电气特征分为差别的级别。最初测试是对初始测试后的芯片停止级别之间的转换等操纵。

　　测试好的芯片颠末半废品堆栈落后入最初的终加工，包罗激光印字、出厂质检、废品封装等，最初入库。

　　封装（packaging，PKG）：次要是在半导体系体例作的后道工程中完成的。即操纵膜手艺及微细毗连手艺，将半导体元器件及其他组成要素在框架或基板上安插、牢固及毗连，引出接线端子，并经由过程塑性绝缘介质灌封牢固，组成团体主体构造的工艺。

　　封装工程：是封装与实装工程及基板手艺的总和。行将半导体、电子元器件所具有的电子的、物理的功用，改变为合用于机械或体系的情势，并使之为人类社会效劳的科学手艺，统称为电子封装工程。

　　封装一词用于电子工程的汗青其实不长。在真空电子管时期，将电子管等器件装置在管座上组成电路装备普通称为组装或装配，其时还没有封装这一观点。自从三极管、IC等半导体元件的呈现，改动了电子工程的汗青。一方面，这些半导体元件粗大娇嫩；另外一方面，其机能又高，并且多功用、多规格。为了充实阐扬其功用，需求补强、密封、扩展，以便与外电路完成牢靠地电气连接，并获得有用地机器支持、绝缘、旌旗灯号传输等方面的庇护感化。“封装”的观点恰是在此根底上呈现的。

　　封装最根本的功用是庇护电路芯片免受四周情况的影响（包罗物理、化学的影响）。以是，在最后的微电子封装中，是用金属罐（Metal Can）作为外壳，用与外界完整断绝的、气密的办法，来庇护懦弱的电子元件。可是，跟着集成电路手艺的开展，特别是芯片钝化层手艺的不竭改良，封装的功用也在渐渐同化。

　　普通来讲主顾所需求的并非芯片，而是由芯片和PKG组成的半导体器件。PKG是半导体器件的外缘，是芯片与实装基板间的界面。因而不管PKG的情势怎样，封装最次要的功用应是芯片电气特征的连结功用。

　　凡是以为，半导体封装次要有电气特征的连结、芯片庇护、应力和缓及尺寸调解共同四大功用，它的感化是完成和连结从集成电路器件到体系之间的毗连，包罗电学毗连和物理毗连。今朝，集成电路芯片的I/0线愈来愈多，它们的电源供给和旌旗灯号传送都是要经由过程封装来完成与体系的毗连。芯片的速率愈来愈快，功率也愈来愈大，使得芯片的散热成绩日益严峻，因为芯片钝化层质量的进步，封装用以庇护电路功用的感化其主要性正鄙人降。

　　PKG的芯片庇护功用很直观，庇护芯片外表和毗连引线等，使在电气或物理等方面相称娇嫩的芯片免受外力损伤及内部情况的影响。包管牢靠性。

　　因为热等内部情况的影响大概芯片本身发烧等城市发生应力，PKG减缓应力，避免发作破坏生效，包管牢靠性。

　　由芯片的微细引线间距调解到实装基板的尺寸间距，从而便于实装操纵。比方，从亚微米（今朝已小于 0.13μm）为特性尺寸的芯片到以10μm为单元的芯片电极凸点，再到以100μm为单元的内部引线端子，最初到以mm为单元的实装基板，都是经由过程PKG来完成的。在这里PKG起着由小到大、由难到易、由庞大到简朴的变更感化。从而可以使操纵用度及资材用度低落，并且进步事情服从和牢靠性。包管明用性或通用性。

　　一级封装是用封装外壳将芯片封装成单芯片组件（SCM）和多芯片组件（MCM）。半导体芯片和封装体的电学互联，凡是有三种完成路子，引线键合（WB）、载带主动焊（TAB）和倒装焊（Flip Chip），一级封装的能够利用金属、陶瓷，塑料（聚合物）等包封质料。封装工艺设想需求思索到单芯片大概多芯片之间的布线，与PCB节距的婚配，封装体的散热忱况等。

　　二级封装是印刷电路板的封装和装配，将一级封装的元器件组装到印刷电路板（PCB）上，包罗板上封装单位和器件的互连，包罗阻抗的掌握、连线的精密水平和低介电常数质料的使用。除出格请求外，这一级封装普通不零丁加封装体，详细产物如计较机的显卡，PCI数据收罗卡等都属于这一级封装。假如这一级封装能完成某些完好的功用，需求将其装置在统一的壳体中，比方Ni公司的USB数据收罗卡，立异的外置USB声卡等。

　　封装是将二级封装的组件查到统一块母板上，也就是关于插件接口、主板及组件的互连。这一级封装能够完成密度更高，功用更全组装，凡是是一种平面组装手艺。比方一台PC的主机，一个NI公司的PXI数据采个人系,汽车的GPS导航仪，这些都属于微电子封装的产物。

　　微电子封装是一个庞大的体系工程，范例多、范畴广，触及林林总总质料和工艺。可按多少维数将电子封装合成为简朴的“点、线、面、体、块、板”等。

　　电子基板是半导体芯片封装的载体，搭载电子元器件的支持，组成电子电路的基盘，按其构造可分为一般基板、印制电路板、模块基板等几大类。此中PCB在原有双面板、多层板的根底上，比年来又呈现积层（build-up）多层板。模块基板是指新兴开展起来的能够搭载在PCB之上，以BGA、CSP、TAB、MCM为代表的封装基板（Package Substrate，简称PKG基板）。小到芯片、电子元器件，大到电路体系、电子装备整机，都离不开电子基板。比年来在电子基板中，高密度多层基板所占比例愈来愈大。

　　微电子封装所触及的各个方面险些都是在基板长进行或与基板相干。在电子封装工程所触及的四大根底手艺，即薄厚膜手艺、微互连手艺、基板手艺、封接与封装手艺中，基板手艺处于枢纽与中心肠位。跟着新型高密度封装情势的呈现，电子封装的很多功用，如电气毗连，物理庇护，应力和缓，散热防潮，尺寸过渡，规格化、尺度化等，正逐步部门或局部的由封装基板来负担。

　　微电子封装的范畴触及从半导体芯片到整机，在这些体系中，消费电子装备包罗6个条理，也即装配的6个阶段。我们从电子封装工程的角度，按风俗普通称条理1为零级封装；条理2为一级封装；条理3为二级封装；条理4、5、6为封装。

　　它是特指半导体集成电路元件（IC芯片）的封装，芯片由半导体厂商消费，分为两类，一类是系列尺度芯片，另外一类是针对体系用户特别请求的公用芯片，即未加封装的裸芯片（电极的建造、引线的毗连等均在硅片之上完成）。

　　分为单芯片封装和多芯片封装两大类。前者是对单个裸芯片停止封装，后者是将多个裸芯片装载在多层基板（陶瓷或有机）长进行气密性封装组成MCM。

　　它是指组成板或卡的装配工序。将多个完成条理2的单芯片封装和MCM，实装在PCB板等多层基板上，基板周边设有插接端子，用于与母板及板或卡的电气毗连。

　　从硅圆片建造开端，微电子封装可分为0、1、2、3四个品级，触及上述六个条理，封装基板（PKG基板或Substrate）手艺现触及1、2、3三个品级和2～5的四个条理。

　　封装基板次要研讨前3个级此外半导体封装（1、2、3级封装），0级封装暂与封装基板无关，因而封装基板通常为指用于1级2级封装的基板质料，母板（或载板）、刚挠分离板等用于封装。

　　一级封装经0级封装的单芯片或多芯片在封装基板（一般基板、多层基板、HDI基板）上的封装，组成集成电路模块（或元件）。即芯片在各种基板（或中介板）上的装载方法。

　　二级封装集成电路（IC元件或IC块）片在封装基板（一般基板、多层基板、HDI基板）上的封装，组成板或卡。即各类实装方法（二级封装或一级加二级封装）。后续谈到的的DIP、PGA属于DIP封型，GFP、BGA、CSP等属于SMT实装型，这些都属于二级封装。

　　封装包罗4、5、6三个条理。行将多个完成条理3的板或卡，经由过程其上的插接端子搭载在称为母板（或载板）的大型PCB板上，组成单位组件（此条理也是实装方法之一）；或是将多个单位组成架，单位与单位之间用布线（刚挠PCB）或电缆相毗连；或是将多个架并排，架与架之间由布线（刚挠PCB）或电缆相毗连，由此组成大型电子装备或体系（此两个条理称为装联）。

　　IC的封装工艺流程可分为晶圆切割、晶圆粘贴、金线键合、塑封、激光打印、切筋打弯、查验检测等步调。

　　起首将晶片用薄膜牢固在支架环上，这是为了确保晶片在切割时被牢固住，然后把晶圆按照已有的单位格局被切割成一个一个很细小的颗粒，切割时需求用去离子水冷却切割所发生的温度，而自己是防静电的。

　　晶圆粘贴的目标将切割好的晶圆颗粒用银膏粘贴在引线框架的晶圆上，用粘合剂将已切下来的芯片贴装到引线框架的中心焊盘上。凡是是环氧（或聚酰亚胺）用作为添补物以增长粘合剂的导热性。

　　金线键合的目标是将晶圆上的键合压点用极细的金线毗连到引线框架上的内引脚上，使得晶圆的电路毗连到引脚。凡是利用的金线的一端烧成小球，再将小球键合在第一焊点。然后根据设置好的法式拉金线，将金线键合在第二焊点上。

　　将完成引线键合的芯片与引线框架置于模腔中，再注入塑封化合物环氧树脂用于包裹住晶圆和引线框架上的金线。这是为了庇护晶圆元件和金线。塑封的历程分为加热注塑，成型二个阶段。塑封的目标次要是：庇护元件不受破坏；避免气体氧化内部芯片；包管产物利用宁静和不变。

　　激光打印是用激光射线的方法在塑封胶外表打印标识和数码。包罗制作商的信息，器件代码，封装日期，能够作为辨认和可追溯性。

　　将本来毗连在一同的引线框架外管脚割断别离，并将其蜿蜒成设想的外形，但不克不及毁坏环氧树脂密封形态，并制止引脚扭曲变形，将切割好的产物装入料管或托盘便于转运。

　　查验查抄产物的表面能否能契合设想和尺度。常见的的测试项目包罗：打印字符能否明晰、准确，引脚平坦性、共面行，引脚间的脚距，塑封体能否毁伤、机电能及功用测试等。

　　传统意义的芯片封装普通指安顿集成电路芯片所用的封装壳体，它同时可包罗将晶圆切片与差别范例的芯片管脚架及封装质料构成差别形状的封装体的历程。从物理层面看，它的根本感化为：为集成电路芯片供给不变的安顿情况，庇护芯片不受内部卑劣前提（比方尘埃，水气）的影响。从电性层面看，芯片封装同时也是芯片与外界电路停止信息交互的链路，它需求在芯片与外界电路间成立低噪声、低提早的旌旗灯号回路。

　　但是不管封装手艺怎样开展，归根到底，芯片封装手艺都是接纳某种毗连方法把晶圆切片上的管脚与引线框架和封装壳大概封装基板上的管脚相连组成芯片。而封装的素质就是躲避外界负面身分对芯片内部电路的影响，同时将芯片与内部电路毗连，固然也一样为了使芯片易于利用和运输。

　　芯片封装手艺愈来愈先辈，管角间距愈来愈小，管脚密度却愈来愈高，芯片封装对温度变革的耐受性愈来愈好，牢靠性愈来愈高。别的一个主要的目标就是看芯片与封装面积的比例。

　　别的，封装手艺中的一个次要成绩是芯片占用面积，即芯片占用的印刷电路板（PCB）的面积。从晚期的DIP封装，当前支流的CSP封装，芯片与封装的面积比可达1:1.14，曾经非常靠近1:1的幻想值。而更先辈MCM到SiP封装，从平面堆叠到垂直堆叠，芯片与封装的面积不异的状况下进一步进步机能。

　　以通孔插装型封装为主；典范的封装情势包罗最后的金属圆形(TO型)封装，和厥后的陶瓷双列直插封装(CDIP)、陶瓷-玻璃双列直插封装(Cer DIP)和塑料双列直插封装(PDIP)等；此中的PDIP,因为其机能优秀、本钱昂贵，同时又适于多量量消费而成为这一阶段的支流产物。

　　从通孔插装型封装向外表贴装型封装的改变，从平面双方引线型封装向平面四边引线型封装开展。外表贴装手艺被称为电子封装范畴的一场，获得迅猛开展。与之相顺应，一些顺应外表贴装手艺的封装情势，如塑料有引线片式裁体（PLCC）、塑料四边引线扁平封装（PQFP）、塑料小形状封装（PSOP）和无引线四边扁平封装（PQFN）等封装情势应运而生，疾速开展。此中的PQFP，因为密度高、引线节距小、本钱低并适于外表装置，成为这一期间的主导产物。

　　半导体开展进入超大范围半导体时期，特性尺寸到达0.18-0.25µm，请求半导体封装向更高密度和更高速率标的目的开展。因而，半导体封装的引线方法从平面四边引线型向平面球栅阵列型封装开展，引线手艺从金属引线向微型焊球标的目的开展。

　　在此布景下，焊球阵列封装（BGA）得到迅猛开展，并成为支流产物。BGA按封装基板差别可分为塑料焊球阵列封装（PBGA），陶瓷焊球阵列封装（CBGA），载带焊球阵列封装（TBGA），带散热器焊球阵列封装(EBGA)，和倒装芯片焊球阵列封装（FC-BGA）等。

　　为顺应手机、条记本电脑等便携式电子产物小、轻、薄、低本钱等需求，在BGA的根底上又开展了芯片级封装（CSP）;CSP又包罗引线框架型CSP、柔性插入板CSP、刚性插入板CSP、园片级CSP等各类情势，今朝处于快速开展阶段。

　　同时，多芯片组件（MCM）和体系封装（SiP）也在兴旺开展，这能够孕育着电子封装的下一场性变化。MCM根据基板质料的差别分为多层陶瓷基板MCM（MCM-C）、多层薄膜基板MCM（MCM-D）、多层印制板MCM（MCM-L）和厚薄膜混淆基板MCM（MCM-C/D）等多种情势。SiP是为整机体系小型化的需求，进步半导体功用和密度而开展起来的。SiP利用成熟的组装和互连手艺，把各类集成电路如CMOS电路、GaAs电路、SiGe电路大概光电子器件、MEMS器件和各种无源元件如电阻、电容、电感等集成到一个封装体内，完成整机体系的功用。

　　今朝，半导体封装处于第三阶段的成熟期与快速增加期，以BGA/CSP等次要封装情势开端进入范围化消费阶段。同时，以SiP和MCM为次要开展标的目的的第四次手艺变化处于孕育阶段。

　　半导体元件的封接或封装方法分为气密性封装和树脂封装两大类，气密性封装又可分为金属封装、陶瓷封装和玻璃封装。封接和封装的目标是与内部温度、湿度、氛围等情况隔断，除起庇护和电断气缘感化外，同时还起向外散热及应力和缓感化。普通来讲，气密性封装牢靠性高，但价钱也高。目后果为封装手艺及质料的改良，树脂封装已占绝对劣势，但在有些特别范畴（兵工、航空、航天、帆海等），气密性封装是必不成少的。

　　按封装质料可分别为：金属封装、陶瓷封装（C）、塑料封装（P）。接纳前两种封装的半导体产物次要用于航天、航空及军事范畴，而塑料封装的半导体产物在民用范畴获得了普遍的使用。今朝树脂封装已占天下集成电路封装市场的98%，97%以上的半导体器件的封装都接纳树脂封装，在消耗类电路和器件范畴根本上是树脂封装金瓯无缺，而90%以上的塑封料是环氧树脂塑封料和环氧液体灌封料。

　　在一级封装中,有个很主要的步调就是将芯片和封装体（停止电学互连的历程，凡是称为芯片互连手艺大概芯片组装。为了凸显其主要性，有些教科书也将其列为零级封装。也就是将芯片上的焊盘或凸点与封装体凡是是引线框架用金属毗连起来）。在微电子封装中,半导体器件的生效约有一是因为芯片互连惹起的,此中包罗芯片互连处的引线的短路和开路等，以是芯片互连对器件的牢靠性十分主要。

　　凡是，TAB和FC固然互连的电学机能要比好，可是都需求分外的装备。因而,关于I/O数量较少的芯片，TAB和FC本钱很高，别的，在3D封装中，因为芯片堆叠,堆叠的芯片不克不及都倒扣在封装体上,只能经由过程WB与封装体之间停止互连。基于这些缘故原由,到今朝为止,WB不断是芯片互连的支流手艺,在芯片电学互连中占有十分主要的职位。

　　引线键合（WB）是将芯片焊盘和对应的封装体上焊盘用细金属丝逐个毗连起来,每次毗连一根,是最简朴的一种芯片电学互连手艺,根据电气毗连方法来看属于有线键合。

　　载带主动焊（TAB）是一种将IC装置和互连到柔性金属化聚合物载带上的IC组装手艺。载带内引线键合到IC上,外引线键合到通例封装大概PCB上,全部历程均主动完成,因而,服从比要高。根据电气毗连方法来看属于无线键合办法。

　　倒装焊（FC）是指集成电路芯片的有源面朝下与载体或基板停止毗连。芯片和基板之间的互连经由过程芯片上的凸点构造和基板上的键合质料来完成。如许能够同时完成机器互连和电学互连。同时为了进步互连的牢靠性,在芯片和基板之间加上底部填料。关于高密度的芯片,倒装焊不管在本钱仍是机能上都有很强的劣势,是芯片电学互连的开展趋向。根据电气毗连方法来看属于无线键合办法。

　　根据封装管脚的排布方法、芯片与PCB板毗连方法和开展的工夫前后次第，半导体封装可分别为PTH封装(Pin-Through-Hole)和SMT封装（Surface-Mount-Technology）二大类，即凡是所称的插孔式（或通孔式）和外表贴装式。

　　针脚插装封装，望文生义即在芯片与目的板的毗连过程当中利用插装方法，陈腐而典范DIP封装即属于该种封装情势。在晚期集成电路中因为芯片集成度不高，芯片事情所需的输入/输出管脚数较少，以是多接纳该种封装情势。DIP封装有两种衍生封装情势，即为：SiP和ZIP，只是为顺应差别的使用范畴，对传统DIP封装在封装壳管脚排布和外形上略有改良。

　　PTH封装在机器毗连强度上的劣势无庸质疑，但同时也带来一些负面效应。PTH封装中利用的贯穿孔将大批占用PCB板有用布线面积，因而今朝支流的PCB板设想中多利用外表贴片封装。

　　外表贴片封装方法的长处在于芯片封装的尺寸大大降落，芯片封装的管脚密度大大提拔，与PTH封装具有不异管脚数目时，外表贴片封装的封装尺寸将远小于PTH封装。外表贴片封装只占用PCB板表层布线空间，在利用多层布线工艺时，封装占用的有用布线面积大大降落，能够大猛进步PCB板布线密度和操纵率。

　　封装伴跟着芯片集成度不竭进步，为使芯片完成更庞大的功用，芯片所需的输入/输出管脚数目也进一步提拔，面临日益增加的管脚数目和日益降落的芯片封装尺寸，微电子封装提出了一种新的封装情势BGA封装。

　　BGA封装的底部根据矩阵方法建造引脚，引脚的外形为球形，在封装壳的正面装配芯片，偶然也会将BGA芯片与球形管脚放在基板的统一侧。BGA封装是大范围集成电路的一种经常使用封装情势。BGA封装根据封装壳基板材质的差别，可分为三类：塑料BGA、陶瓷BGA、载带BGA。

　　BGA封装引脚较短，输入/输出旌旗灯号链路大大收缩，削减了因管脚长度引入的电阻/电容/电感效应，改进了封装壳的寄生参数；

　　BGA球栅阵列与PCB板打仗点较多，打仗面积较大，有益于芯片散热，BGA封装有益进步封装的封装密度。

　　BGA封装利用矩阵情势的管脚布列，相对传统的贴片封装，在不异管脚数目下，BGA封装的封装尺寸能够做的更小，同时也更节流PCB板的布线面积。

　　按照J-STD-012尺度的界说，CSP是指封装尺不超越裸芯片1.2倍的一种先辈的封装情势。普通以为CSP手艺是在对现有的芯片封装手艺，特别是对成熟的BGA封装手艺做进一步手艺提拔的过程当中，不竭将各类封装尺寸进一步小型化而发生的一种封装手艺。

　　CSP手艺能够确保超大范围集成电路在高机能、高牢靠性的条件下，以最昂贵的本钱完成封装的尺寸最靠近裸芯片尺寸。与QFP封装比拟，CSP封装尺寸小于管脚间距为0.5mm的QFP封装的1/10；与BGA封装比拟，CSP封装尺寸约为BGA封装的1/3。

　　当封装尺寸牢固时，若想进一步提拔管脚数，则需减少管脚间距。受制于现有工艺，差别封装情势存在工艺极限值。如BGA封装矩阵式值球最高可达1000个，但CSP封装可撑持超越2000的管脚。

　　CSP的次要构造有内芯芯片、互连层、焊球（或凸点、焊柱）、庇护层等几大部门，芯片与封装壳是在互连层完成机器毗连和电性毗连。此中，互连层是经由过程载带主动焊接或引线键合、倒装芯片等办法，来完成芯片与焊球之间的内部毗连，是CSP枢纽构成部门。

　　CSP的芯全面积与封装面积之比与1：1的幻想情况十分靠近，绝对尺寸为32mm2，相称于BGA的三分之一和TSOP的六分之一，即CSP可将内存容量进步3～6倍之多。

　　测试成果显现，CSP可以使芯片88.4%的事情热量传导至PCB，热阻为35℃/W-1，而TSOP仅能传导总热量的71.3%，热阻为40℃/W-1。

　　CSP所接纳的中间球形引脚情势能有用地收缩旌旗灯号的传导间隔，旌旗灯号衰减也随之削减，芯片的抗滋扰、抗噪机能更强，存取工夫比BGA削减15%～20%，完整能顺应DDRⅡ，DRDRAM等超高频次内存芯片的实践需求。

　　CSP可简单地制作出超越1000根旌旗灯号引脚数，即便最庞大的内存芯片都能封装，在引脚数不异的状况下，CSP的组装远比BGA简单。CSP还可停止片面老化、挑选、测试，且操纵、修整便利，能得到真实的KGD（Known GoodDie已知及格芯片）芯片。

　　望文生义是接纳柔性质料制成芯片载体基片，在塑料薄膜上建造金属线路，然后将芯片与之毗连。柔性基片CSP产物，芯片焊盘与基片焊盘间的毗连方法可所以倒装键合、TAB键合、引线键合等多种方法，差别毗连方法封装工艺略有差别。

　　手艺是由日本的Fujitsu公司起首研发胜利，利用与传统封装相相似的引线框架来完成CSP封装。引线框架CSP手艺利用的引线框架与传统封装引线框架的区分在于该手艺利用的引线框架尺寸稍小，厚度稍薄。

　　是由日本三菱机电公司提出的一种CSP封装情势。芯片管脚经由过程金属导线与内部焊球毗连，全部封装过程当中不需利用分外引线框架，封装内芯片与焊球毗连线很短，旌旗灯号品格较好。

　　由ChipScale公司开辟。其手艺特性在于间接利用晶圆制程完成芯片封装。与其他各种CSP比拟，晶圆级CSP一切工艺利用不异制程完成，工艺不变。基于上述长处，晶圆级CSP封装无望成为将来的CSP封装的支流方法。

　　堆叠封装手艺是一种对两个以上芯片（片芯、籽芯）、封装器件或电路卡停止机器和电气组装的办法，在有限的空间内成倍进步存储器容量，或完成电子设想功用，处理空间、互连受限成绩。

　　堆叠封装分为定制堆叠和尺度贸易堆叠两大范例：前者是经由过程芯片条理工艺高密度化，其设想和制作本钱相对较高；后者接纳板卡堆叠、柔性电路毗连器连接、封装后堆叠、芯片堆叠式封装等方法，其本钱比接纳单芯片封装器件的存储器模块高均匀15%～20%。该当看到，芯片堆叠式封装的本钱服从最高，在一个封装体内有2～5层芯片堆叠，从而能在封装面积稳定的条件下，有用操纵平面空间进步存储容量，次要用于DRAM、闪存和SRAM。别的，经由过程堆叠TSOP可别离节省50%或77%的板级面积。

　　多芯片封装、堆叠芯片尺寸封装、超薄堆叠芯片尺寸封装等均属于芯片堆叠封装的范围。芯片堆叠封装手艺劣势在于接纳减薄后的晶圆切片可以使封装的高度更低。

　　PoP堆叠利用颠末完好测试且封装完好的芯片，其建造方法是将完好的单芯片或堆叠芯片堆叠到别的一片完好单芯片或堆叠芯片的上部。其劣势在于到场堆叠的根本“元素”为废品芯片，以是该手艺实际上可将契合堆叠请求的随便芯片停止堆叠。

　　PiP堆叠利用颠末简朴测试的内部堆叠模块和根本组装封假装为根本堆叠模块，但受限于内部堆叠模块和根本组装封装的低良率，PiP堆叠废品良率较差。但PiP的劣势也非常较着，即在堆叠中可利用焊接工艺完成堆叠毗连，本钱较为昂贵。

　　PoP封装形状高度高于PiP封装，可是装配前各个器件能够零丁完好测试，封装后的废品良率较好。

　　3D封装能够在更小，更薄的封装壳内封装更多的芯片。根据构造3D封装可分为芯片堆叠封装和封装堆叠封装。

　　晶圆级封装（WLP）就是在封装过程当中大部合作艺历程都是对晶圆（大圆片）停止操纵，对晶圆级封装（WLP）的需求不只遭到更小封装尺寸和高度的请求，还必需满意简化供给链和低落整体本钱，并进步团体机能的请求。

　　晶圆级封装供给了倒装芯片这一具有极大劣势的手艺，倒装芯片中芯全面朝下对着印刷电路板（PCB），能够完成最短的电途径，这也包管了更高的速率，低落本钱是晶圆级封装的另外一个鞭策力气。

　　器件接纳批量封装，全部晶圆可以完成一次局部封装。在给定晶片上封装器件的本钱不会跟着每片晶片的裸片数目而改动，由于一切工艺都是用掩模工艺停止的加成和减法的步调AG九游会。

　　整体来讲，WLP手艺有两品种型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圆级封装。

　　传统扇入WLP在晶圆未切割时就曾经构成。在裸片上，终极的封装器件的二维平面尺寸与芯片自己尺寸不异。器件完整封装后能够完成器件的单一化别离（singulation）。因而，扇入式WLP是一种共同的封装情势，并具有真正裸片尺寸的明显特性。具有扇入设想的WLP凡是用于低输入/输出（I/O）数目（普通小于400）和较小裸片尺寸的工艺傍边。

　　另外一方面，跟着封装手艺的开展，逐步呈现了扇出式WLP。扇出WLP初始用于将自力的裸片从头组装或从头设置到晶圆工艺中，并以此为根底，经由过程批量处置、构建和金属化构造，如传统的扇入式WLP后端处置，以构成终极封装。

　　扇出式WLP可按照工艺历程分为芯片先上（Die First）和芯片后上（Die Last）,芯片先上工艺，简朴地说就是先把芯片放上，再做布线（RDL），芯片后上就是先做布线，测试及格的单位再把芯片放上去，芯片后上工艺的长处就是能够进步及格芯片的操纵率以进步废品率，但工艺相对庞大。eWLB就是典范的芯片先上的Fan out工艺，长电科技星科金朋的Fan-out,安靠（Amkor）的葡萄牙工场均接纳的芯片先上的工艺。TSMC的INFO也是芯片先上的Fan-out产物。安靠和ASE也都有本人成熟的芯片后上的Fan-out工艺。

　　比方得益于WLP的利用，摩托罗拉可以推出其RAZR手机，该手机也是其推出时最薄的手机。最新型号的iPhone接纳了超越50颗WLP，智妙手机是WLP开展的最大鞭策力。

　　跟着金线价钱的上涨，一些公司也正在思索接纳WLP作为低本钱替换计划，而不是接纳引线键合封装，特别是针对更高引脚数的器件。近来几年中，WLP也曾经被普遍用于图象传感器的使用中。今朝，硅通孔（TSV）手艺已被归入用于封装图象传感器的WLP处理计划。其他更新的封装手艺也在逐步开展，并与现有的WLP手艺停止整合，比方三维（3D）集成手艺。

　　新兴的2.5D和3D手艺无望扩大到倒装芯片和晶圆级封装工艺中。经由过程利用硅中介层（Interposers）和硅通孔（TSV）手艺，能够将多个芯片停止垂直堆叠。TSV堆叠手艺完成了在不增长IC平面尺寸的状况下，交融更多的功用到IC中，许可将更大批的功用封装到IC中而没必要增长其平面尺寸，而且硅中介层用于收缩经由过程集成电路中的一些枢纽电通路来完成更快的输入和输出。因而，利用先辈封装手艺封装的使用途理器和内存芯片将比利用旧手艺封装的芯片小约30%或40%，比利用旧手艺封装的芯片快2～3倍，而且能够节流高达40%大概更多的功率。

　　2.5D和3D手艺的庞大性和消费这些芯片的IC制作商（Fab）和外包封装/测试厂商的经济性意味着IDM和代工场仍需求处置前端事情，而外包封装/测试厂商仍旧最合适处置后端历程，好比经由过程暴露、凸点、堆叠和测试。外包封装/测试厂商的工艺与消费次要依靠于内插件的制作，这是一种敌手艺请求较低的本钱敏感型工艺。

　　三维封装能够更高效地操纵硅片，到达更高的“硅片服从”。硅片服从是指堆叠中的总基板面积与占空中积的比率。因而，与其他2D封装手艺比拟，3D手艺的硅服从超越了100%。而在提早方面，需求经由过程收缩互连长度来削减互连相干的寄生电容和电感，从而来削减旌旗灯号传布提早。而在3D手艺中，电子元件互相靠得很近，以是提早会更少。相相似，3D手艺在低落噪声和低落功耗方面的感化在于削减互连长度，从而削减相干寄见效应，从而转化为机能改良，并更大水平的低落本钱。别的，接纳3D手艺在低落功耗的同时，可使3D器件以更高的频次运转，而3D器件的寄见效应、尺寸和噪声的低落可完成更高的每秒转换速度，从而进步团体体系机能。

　　3D集成手艺作为2010年以来获得重点存眷和普遍使用的封装手艺，经由过程用3D装备代替单芯片封装，能够完成相称大的尺寸和重量低落。这些减大批的巨细部门取决于垂直互连密度和可获得性（accessibility）和热特征等。据报导，与传统封装比拟，利用3D手艺能够完成40～50倍的尺寸和重量削减。

　　举例来讲，德州仪器（TI）的3D裸片封装与离散战争面封装（MCM）之间的体积和重量比拟，能够削减5～6倍的体积，而且在分立封装手艺上能够削减10～20倍。别的，与MCM手艺比拟，重量削减2～13倍，与分立元件比拟，重量削减3～19倍。别的ag九游会登录j9入口，封装手艺中的一个次要成绩是芯片占用面积，即芯片占用的印刷电路板（PCB）的面积。在接纳MCM的状况下，芯片占用面积削减20%～90%，此次要是由于裸片的利用。

　　SiP是半导体封装范畴的最高真个一种新型封装手艺，将一个或多个IC芯片及被动元件整合在一个封装中，综合了现有的芯核资本和半导体消费工艺的劣势。SiP是为整机体系小型化的需求，进步半导体功用和密度而开展起来的。SiP利用成熟的组装和互连手艺，把各类集成电路如CMOS电路、GaAs电路、SiGe电路大概光电子器件、MEMS器件和各种无源元件如电阻、电容、电感等集成到一个封装体内。

　　自从1960年月以来，集成电路的封装情势阅历了从双列直插、周围扁平封装、焊球阵列封装和圆片级封装、芯片尺寸封装等阶段。而小型化、轻量化、高机能、多功用、高牢靠性和低本钱的电子产物的整体开展趋向使得单一芯片上的晶体管数量不再是面对的次要应战，而是要开展更先辈的封装实时来满意产物轻、薄、短、小和与体系整合的需求，这也使得在自力的体系（芯片大概模块）内充实完成芯片的功用成为需求克制的停滞。如许的布景是SiP逐步成为比年来集成电路研发机构和半导体厂商的重点研讨工具。SiP作为一种全新的集成办法和封装手艺，具有一系列共同的手艺劣势，满意了现今电子产物更轻、更小和更薄的开展需求，在微电子范畴具有宽广的使用市场和开展远景。

　　比年来，跟着消耗类电子产物（特别是挪动通讯电子产物）的飞速开展，使得三维高密度体系级封装（3D SiP，System in Package/SoP，System on Package）成了完成高机能、低功耗、小型化、异质工艺集成、低本钱的体系集成电子产物的主要手艺计划，国际半导体手艺道路（ITRS）曾经明白SiP/SoP将是将来逾越摩尔（More than Moore）定律的次要手艺。SiP从构造标的目的上能够分为两类根本的情势，一类是多块芯片平面排布的二维封装构造（2D SiP），另外一类是芯片垂直叠装的三维封装/集成构造（3D SiP）。

　　在2DSiP构造中，芯片并排程度贴装在基板上的，贴装不受芯片尺寸巨细的限定,工艺相对简朴和成熟，但其封装面积响应地比力大，封装服从比力低。3DSiP可完成较高的封装服从，能最大限度地阐扬SiP的手艺劣势，是完成体系集成的最为有用的手艺路子，实践上触及多种先辈的封装手艺，包罗封装堆叠（PoP）、芯片堆叠（CoC）、硅通孔（TSV）、埋入式基板（Embedded Substrate）等，也触及引线键合、倒装芯片、微凸点等其他封装工艺。3DSiP的根本观点恰是将能够完成的多种功用集成于一个别系中，包罗微处置器、存储器、模仿电路、电源转化模块、光电器件等，还能够将散热通道等部件也集成在封装中，最大水平的表现SiP的手艺劣势。

　　体系级封装手艺能够处理今朝我们碰到的许多成绩，其劣势也是愈来愈较着，如产物设想的小型化、功用丰硕化、产物牢靠性等，产物制作也愈来愈极致，尤其主要的是，进步了消费服从，并大幅低落了消费本钱。固然，难点也是存在的，体系级封装的完成，需求各节点一切手艺，而不是某一手艺所能完成的，这对封装企业来讲，就需求有充足的封装手艺积聚及牢靠的封装平台支持，如高密度模组手艺、晶圆级封装手艺等。

　　多芯片组件(MCM)属于体系级封装，是电子封装手艺层面的大打破。MCM是指一个封装体中包罗经由过程基板互连起来，配合组成全部体系的封装情势的两个或两个以上的芯片。并为组件中的一切芯片供给旌旗灯号互连、I/O办理、热掌握、机器支持和情况庇护等前提。按照所用多层布线基板的范例差别，MCM可分为叠层多芯片组件(MCM-L)、陶瓷多芯片组件(MCM-C)、淀积多芯片组件(MCM-D)和混淆多芯片组件(MCM–C/D)等。

　　多芯片封装手艺从某种水平上而言能够削减由芯片功用过于庞大带来的研发压力。因为多芯片计划能够利用完整自力的成熟芯片搭建体系，不管从本钱角度仍是从手艺角度思索，单芯片计划的研举事度弘远于多芯片计划。现阶段产物开展的趋向为小型化便携式产物，产物内部尺寸的减少将紧缩芯片可用布线空间，这就迫使封装手艺改进封装的尺寸来顺应更小型的产物。